Brevet AMD US12688138 : le chiplet-pont actif au coeur de la guerre des puces IA

💡 Le 21 juillet 2026, l'USPTO a accordé à Advanced Micro Devices (AMD) le brevet US12688138, couvrant un "chiplet-pont actif à cache intégré" - un die silicium qui relie simultanément plusieurs chiplets de calcul GPU et héberge un cache de dernier niveau partagé et cohérent, faisant apparaître le système multi-die comme un appareil unique aux yeux du logiciel. Ce brevet sous-tend la conception du die IO dans les accélérateurs Instinct MI300X d'AMD, qui embarquent 256 Mo de cache de dernier niveau partagé et revendiquent 10 à 60 % d'avantage de performance sur le H100 de NVIDIA pour les charges de travail LLM. La révolution des chiplets se verrouille désormais en propriété intellectuelle.

202554,5 Md$

202666,6 Md$

2034350,8 Md$

Champ	Détail
Numéro de brevet	US12688138
Titre	Active Bridge Chiplet with Integrated Cache (Chiplet-pont actif à cache intégré)
Titulaire	Advanced Micro Devices, Inc. (AMD)
Inventeurs	Skyler J. Saleh ; Ruijin Wu (San Diego, Californie)
Dépôt prioritaire	27 septembre 2019 (demande mère US16/585,452)
Date de délivrance	21 juillet 2026
Juridiction	USPTO (États-Unis)
Classification CPC	G06F 13/4027 (Ponts de bus)
Revendication centrale	Die-pont actif connectant les chiplets de calcul tout en hébergeant un cache de dernier niveau partagé et cohérent accessible par tous les chiplets connectés
Mise en oeuvre commerciale	AMD Instinct MI300X : 4 dies IO pont + 8 XCD de calcul, 256 Mo d'Infinity Cache LLC partagé

Ce que revendique réellement le brevet US12688138

Le brevet décrit une architecture chiplet où un die-pont actif dédié accomplit deux tâches simultanément. Premièrement, il joue le rôle de commutateur crossbar haute bande passante reliant plusieurs chiplets de calcul - les petites tuiles silicium qui exécutent le calcul GPU réel. Deuxièmement, et surtout, il héberge un cache de dernier niveau (LLC) unifié, accessible par chaque chiplet de calcul connecté via le pont, comme si l'ensemble du système multi-die était un seul appareil. Du point de vue du développeur logiciel, le GPU multi-die n'est qu'un accélérateur unique avec un espace d'adressage plat et unifié, sans gestion manuelle du mappage de tuiles.

Les inventeurs Skyler J. Saleh et Ruijin Wu ont déposé le concept original à l'USPTO le 27 septembre 2019, quand AMD était encore un challenger lointain face à la domination GPU de NVIDIA. L'idée a été publiée sous la demande US20210097013A1 en avril 2021 et a reçu une première délivrance en novembre 2022 (US11507527B2). Le brevet de continuation US12688138, couvrant une portée de revendications élargie ou affinée, a reçu sa délivrance le 21 juillet 2026, précisément au moment où la série MI300 de deuxième génération se déploie. La classification CPC G06F 13/4027 capture l'essence de l'invention : il s'agit d'un pont silicium actif porteur de cache, et non d'un interposeur passif.

Un brevet couvrant "un pont avec un cache" semble être un détail d'ingénierie étroit. Or, le problème qu'il résout explique précisément pourquoi les GPU chipletisés ont peiné à remplacer les GPU monolithiques pendant la majeure partie de la décennie écoulée.

Le problème de fragmentation des chiplets : pourquoi la cohérence de cache est difficile entre dies

Lorsqu'on découpe un GPU en plusieurs chiplets, on brise immédiatement le modèle de mémoire partagée sur lequel le logiciel applicatif repose. Chaque die de calcul souhaite un accès rapide et privé à son cache local. Mais si le die A met en cache une adresse mémoire et que le die B lit la même adresse indépendamment, on obtient une violation de cohérence par lecture obsolète. Résoudre ce problème en logiciel oblige les programmeurs à suivre quel die physique possède quelle tranche mémoire : un fardeau énorme pour les charges de travail qui diffusent des données dynamiquement entre unités de calcul - exactement ce que fait l'entraînement de réseaux de neurones.

La réponse classique était un interposeur silicium passif : un substrat reliant les dies sans logique propre. Les interposeurs passifs ne peuvent pas gérer la cohérence de cache. La solution brevetée d'AMD consiste à intégrer la logique de gestion de cache dans le die-pont lui-même. Le pont actif contient le commutateur crossbar pour le trafic inter-dies ET le contrôleur LLC, de sorte que chaque chiplet de calcul lit et écrit dans un seul cache logique, la cohérence étant maintenue dans le matériel du pont. Aucune modification logicielle requise.

Résoudre la cohérence en silicium exige un die-pont qui comprend le cache - et ce die-pont a besoin de toute une chaîne d'approvisionnement d'encapsulation avancée pour exister à la bande passante requise.

De quoi dépend ce brevet : la chaîne d'approvisionnement en encapsulation avancée

Un chiplet-pont actif ne peut pas fonctionner sur un PCB conventionnel. Il nécessite un encapsulation 2.5D ou 3D - plaçant plusieurs dies en proximité intime avec des interconnexions micro-bump ou TSV (via à travers le silicium) - pour fournir la bande passante interne qui empêche le cache partagé de devenir un goulot d'étranglement. Dans l'implémentation MI300X d'AMD, le procédé CoWoS (Chip-on-Wafer-on-Substrate) de TSMC place 8 XCD de calcul et 4 dies IO pont dans un seul boîtier. Chaque die IO se connecte à deux piles HBM3 à 665 Go/s par pile, les 4 dies IO offrant ensemble 5,3 To/s de bande passante HBM agrégée avec 128 canaux mémoire.

L'Infinity Cache dans les dies IO atteint 17 To/s de bande passante interne de pointe à 2,1 GHz - environ trois fois la bande passante HBM - faisant du cache un véritable tampon haute vitesse entre calcul et mémoire. Sans la capacité d'encapsulation CoWoS de TSMC et l'accès aux procédés avancés, le concept breveté resterait théorique.

Une fois l'encapsulation avancée résolue, la conception pont actif déverrouille une classe de performance de calcul IA précédemment impossible dans un seul boîtier.

Ce qu'il déverrouille : le calcul IA cohérent à l'ère multi-die

Le MI300X construit autour de cette architecture pont actif intègre 192 Go de mémoire HBM3e - plus du double de la capacité du H100 de NVIDIA - soutenu par 256 Mo d'Infinity Cache dans les quatre dies IO-pont. Ce cache est gigantesque selon les normes GPU : le H100 de NVIDIA n'a que 50 Mo de L2 partagé sur un die monolithique. Le pont actif d'AMD confère au MI300X cinq fois plus de cache de dernier niveau, réparti sur quatre dies-pont mais unifié logiquement par le mécanisme de cohérence breveté.

Le résultat concret : les grands modèles de langage à des dizaines de milliards de paramètres peuvent tenir entièrement dans la mémoire et le cache embarqués, éliminant la latence des allers-retours constants vers la DRAM externe. AMD revendique des avantages de performance de 10 à 60 % sur le H100 pour les charges LLM et d'inférence (HotHardware, 2023/2026). La variante MI300A, combinant 3 chiplets CPU, 6 chiplets GPU et les mêmes 4 dies IO-pont, atteint un avantage de performance 4x sur le H100 dans les benchmarks HPC OpenFOAM.

Les capacités sont la réussite d'AMD, mais l'entreprise que le brevet menace ultimement est celle qui a parié contre les GPU chipletisés pendant des années.

Qui est derrière : la décennie "chiplet en premier" d'AMD

AMD a adopté les chiplets pour les CPU dès 2017 avec l'architecture Ryzen "Zen", séparant le complexe de calcul haute performance (CCD) d'un die I/O partagé - une décision qui a permis de fabriquer les coeurs de calcul critiques sur un noeud avancé tout en conservant l'I/O sur un procédé moins cher. Cette décision a sauvé AMD du bord de l'insolvabilité et transformé EPYC en un CPU serveur de premier plan d'ici 2022.

Le brevet chiplet-pont actif transpose la philosophie chiplet des CPU - où la cohérence des données entre dies est un problème résolu dans les logiciels multi-coeurs existants - aux GPU, où le problème de cache partagé est plus difficile et les enjeux de performance plus élevés. Le dépôt de 2019 traduit le pari d'AMD que les GPU chipletisés finiraient par égaler ou dépasser les GPU monolithiques : un pari validé par le lancement du MI300X fin 2023. AMD détient maintenant un portefeuille IP chiplet croissant, US12688138 renforçant les douves défensives autour de son architecture MI-series alors même que les concurrents s'empressent de combler l'écart.

La valeur de ces douves dépend entièrement de la façon dont les concurrents répondront - en construisant leurs propres chiplets-ponts ou en choisissant une voie architecturale différente.

Qui est menacé : l'approche monolithique de NVIDIA

Le H100 et le H200 de NVIDIA sont de grands dies GPU monolithiques : tout le calcul et tout le cache sur une seule puce. Cela avait du sens quand la loi de Moore apportait une génération de performance tous les deux ans. Mais les rendements de wafers avancés sur des dies 4-5 nm au-delà d'une certaine taille chutent fortement, rendant l'économie des dies monolithiques à 80 milliards de transistors de plus en plus difficile. La réponse de NVIDIA dans l'architecture Blackwell (GB100) est le die-to-die bonding NVLink - une approche de pontage différente qui ne reproduit pas l'architecture LLC pont actif d'AMD.

Le GPU Ponte Vecchio d'Intel a adopté une approche chiplets extrême avec 47 tuiles, mais a souffert de problèmes de rendement et a finalement été arrêté. Le pont actif d'AMD avec un cache central unifié est architecturalement plus simple et mieux adapté au problème de cohérence. La délivrance de juillet 2026 rétrécit encore l'espace de conception : tout concurrent construisant un GPU chiplet pont-actif plus cache doit maintenant soit concevoir en contournant le brevet AMD, soit négocier une licence croisée.

Au-delà des guerres GPU d'aujourd'hui, l'implication plus profonde est ce que cette architecture permettra quand les chiplets migrent des accélérateurs de centres de données vers les SoC automobiles, les appareils en périphérie et la prochaine génération de GPU grand public.

Le tableau d'ensemble : les chiplets comme nouveau Moore's Law, et la traduction de brevets qui suit

Le paradigme chiplet devient l'architecture par défaut pour toute puce haute performance ne pouvant être fabriquée de manière économique sur un seul die de noeud avancé. Le marché mondial des chiplets a été valorisé à 54,49 milliards USD en 2025 et devrait atteindre 350,79 milliards USD d'ici 2034 à un TCAC de 23,1 % (Fortune Business Insights, 2025). Chaque accélérateur IA majeur, chaque CPU serveur haut de gamme et un nombre croissant de SoC de calcul automobiles évoluent dans cette direction.

À mesure que l'écosystème chiplet s'étend mondialement, le paysage de la PI se durcit. Le brevet US12688138 d'AMD a été délivré par l'USPTO, mais les puces AMD sont fabriquées à Taïwan (TSMC), vendues en Corée du Sud, au Japon, en Chine et en Europe, et concurrencent des entreprises dont le siège est dans chacun de ces marchés. Pour faire respecter ce brevet à l'échelle mondiale, AMD a besoin de dépôts équivalents traduits et poursuivis dans chaque juridiction pertinente. Une erreur de traduction de brevets dans une revendication de cohérence de cache - mal traduire la portée de "cache de dernier niveau partagé accessible par tous les chiplets de calcul" en japonais ou en chinois - peut rendre le brevet inexécutable contre les concurrents les plus importants. La traduction technique précise des brevets n'est pas optionnelle pour une entreprise dont les revenus produits dépendent de cette PI.

D'une idée de conception au niveau du transistor déposée en Californie en 2019, nous arrivons ici : une délivrance de juillet 2026 qui définit le paysage juridique pour les architectures GPU multi-die de la prochaine décennie.

Qu'est-ce que cela signifie pour nous ?

Le brevet US12688138 d'AMD importe davantage qu'un seul brevet de semi-conducteur. C'est un marqueur : l'industrie a définitivement basculé vers les architectures multi-die à chiplets, et la PI couvrant ces architectures est verrouillée en temps réel. Le chiplet-pont actif à cache intégré est désormais l'un des éléments de PI semi-conducteur les plus propres et les plus fondamentaux d'AMD - un concept que les concurrents doivent respecter dans la conception, et qu'AMD peut licencier ou faire valoir mondialement.

Pour les ingénieurs et planificateurs de produits construisant des accélérateurs IA, du silicium de calcul en périphérie ou des processeurs automobiles de prochaine génération, ce brevet définit une frontière de conception. Pour les professionnels de la traduction et les équipes PI, c'est un rappel que l'innovation semi-conducteur commence dans les dépôts de brevets - et que l'application transfrontalière de ces dépôts exige une traduction technique irréprochable pour tenir devant un examinateur de brevets à Tokyo, Séoul, Munich ou Pékin. La révolution chiplet est la réponse post-Moore's Law pour construire des ordinateurs plus rapides, et le brevet d'AMD est une brique dans la forteresse PI qui s'élève autour d'elle.

FAQ

Sources
Journal officiel USPTO Semaine 29 - Brevets délivrés le 21 juillet 2026
Google Patents - Demande mère US20210097013A1 (2021)
HotHardware - Analyse architecture AMD Instinct MI300 (2023)
Chips and Cheese - Architecture AMD CDNA 3 (2023)
Fortune Business Insights - Rapport marché chiplets (2025)

À propos de l'auteur

Dao Huy (Lucas) est un traducteur professionnel avec plus de 7 ans d'expérience en traduction de brevets, traduction technique et localisation de documents de propriété intellectuelle depuis l'anglais, le chinois et le français vers le vietnamien. Son travail couvre les dépôts PI semi-conducteurs, la documentation technique et la localisation de produits technologiques - des domaines où la précision dans le rendu des revendications d'architectures de cache et de protocoles d'interconnexion compte autant que la maîtrise linguistique. La vague IP des chiplets crée une montée en puissance mondiale des dépôts de brevets semi-conducteurs, chacun nécessitant une traduction de brevets fidèle pour être exécutable à travers les marchés.

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